ELE6306 : Test de systèmes ELE6306 : Test de systèmes électroniques électroniques

Test intégré et Modèle de faute de délai Test intégré et Modèle de faute de délai

Etudiante : S. BENCHIKHEtudiante : S. BENCHIKH

Professeur : A. KhouasProfesseur : A. Khouas

Département de génie électrique Département de génie électrique

École Polytechnique de MontréalÉcole Polytechnique de Montréal

Plan du projetPlan du projet

IntroductionIntroduction Problématique:Problématique: Description des outils de baseDescription des outils de base Génération des séquences SICGénération des séquences SIC Comparaison des testComparaison des test ConclusionConclusion

INTRODUCTIONINTRODUCTION

EVOLUTION DE LA SURFACE EVOLUTION DE LA SURFACE D’INTEGRATION ET DE LA D’INTEGRATION ET DE LA

SURFACE DE LA PUCESURFACE DE LA PUCE

PROBLEMATIQUEPROBLEMATIQUE

TECHNOLOGIE DES VLSITECHNOLOGIE DES VLSI

Amélioration de la Amélioration de la fiabilité des circuitsfiabilité des circuits

Diminution de la marge Diminution de la marge de bruitde bruit

Accroissement de la Accroissement de la complexité des circuitscomplexité des circuits

Exposition aux erreurs Exposition aux erreurs et défaillanceset défaillances

DESCRIPTION DES OUTILS DE DESCRIPTION DES OUTILS DE BASEBASE

LE TEST DES CIRCUITS LE TEST DES CIRCUITS S’IMPOSES’IMPOSE

VALIDATION DE LA CHAINE DE VALIDATION DE LA CHAINE DE PRODUCTIONPRODUCTION

Mesure de la qualitéMesure de la qualité Mesure de la fiabilitéMesure de la fiabilité Augmentation du rendement de la Augmentation du rendement de la

productionproduction

LE TESTLE TEST

Test interneTest interne Test externeTest externe

DFTDFT

Technique AD-Hoc:Technique AD-Hoc:– Ensemble de règles à Ensemble de règles à

respecter en vu de respecter en vu de rendre la conception rendre la conception plus testableplus testable

Technique structurale: Technique structurale:

Accès aux nœuds Accès aux nœuds interne du circuit tout interne du circuit tout en limitant le nombre en limitant le nombre d’entrées /sorties d’entrées /sorties supplémentaires supplémentaires prévues à cet effet.prévues à cet effet.

Pourquoi le BIST et non EATPourquoi le BIST et non EAT

Moins rapide que le Moins rapide que le circuit à tester.circuit à tester.

Augmentation des Augmentation des performances performances temporelles de 12% temporelles de 12% par rapport à 30% des par rapport à 30% des performances des performances des circuitscircuits

Test le circuit avec son Test le circuit avec son horloge interne donc avec horloge interne donc avec sa fréquence nominalesa fréquence nominale

Réduction des données de Réduction des données de test à stockertest à stocker

Réduction du temps de Réduction du temps de test test

Réduction du coût.Réduction du coût.

LE CHOIX DE L’ARCHITECTURE LE CHOIX DE L’ARCHITECTURE DU TESTDU TEST

La surface supplémentaire due au testLa surface supplémentaire due au test L’impact sur les performances du circuitL’impact sur les performances du circuit La puissance supplémentaire dissipéeLa puissance supplémentaire dissipée Le temps d’application des vecteurs de Le temps d’application des vecteurs de

testtest Le temps nécessaire au développement et Le temps nécessaire au développement et

à l’intégration du test dans le circuità l’intégration du test dans le circuit La qualité du test.La qualité du test. Taux de couverture élevéTaux de couverture élevé

Estimation sur les délais en Estimation sur les délais en fonction de la génération fonction de la génération

technologiquetechnologique

MODELES DE FAUTEMODELES DE FAUTE

Faute de délaisFaute de délais

Faute de court circuitFaute de court circuit

Faute de collageFaute de collage

Observation de la panne Observation de la panne

test de délai robustetest de délai robuste

Test non robustTest non robust

Faute de court-circuitFaute de court-circuit

LA GÉNÉRATION:LA GÉNÉRATION:

Vecteurs de test: Vecteurs de test: Controler les fautes à partir des PIControler les fautes à partir des PIObserver les fautes à partir des POObserver les fautes à partir des PO

Génération des vecteurs de test Génération des vecteurs de test Vecteur spécifique faute donnéeVecteur spécifique faute donnéeAméliorer la qualité des vecteurs de testAméliorer la qualité des vecteurs de testRéduire le coût du testRéduire le coût du test

Génération des vecteurs de testGénération des vecteurs de test

Génération ManuelleGénération Manuelle Génération ExhaustiveGénération Exhaustive Génération Pseudo-aleatoireGénération Pseudo-aleatoire Génération DéterministeGénération Déterministe Génération mixte.Génération mixte.

CHOIX DE LA MÉTHODECHOIX DE LA MÉTHODENombre Nombre d’entrée très d’entrée très importantimportant

Ajout de Ajout de surface surface importantimportant

Type de faute Type de faute spécifiquespécifique

Séquence de Séquence de test test importanteimportante

Génération Génération manuellemanuelle

Non lieuNon lieu NonNon NonNon OuiOui

Génération Génération exhaustiveexhaustive

Non lieuNon lieu NonNon NonNon OuiOui

Génération Génération pseudo-pseudo-aléatoirealéatoire

OuiOui NonNon NonNon OuiOui

Génération Génération déterministedéterministe

OuiOui OuiOui OuiOui NonNon

Génération Génération mixtemixte

ouioui NonNon OuiOui NonNon

Analyse des méthodes de testAnalyse des méthodes de test

Taux de couverture des fautesTaux de couverture des fautes Longueur de la séquence de testLongueur de la séquence de test L’augmentation en surfaceL’augmentation en surface

GÉNÉRATION DE SÉQUENCES GÉNÉRATION DE SÉQUENCES SICSIC

Générateur du test intégréGénérateur du test intégré

Un générateur pseudo-aléatoireUn générateur pseudo-aléatoire Utilise un registre à décalage à rétroaction Utilise un registre à décalage à rétroaction

linéaire: LFSRlinéaire: LFSR

SÉQUENCES MIC et SICSÉQUENCES MIC et SIC

Multiple input change: produit des vecteurs Multiple input change: produit des vecteurs successifs qui diffèrent de plusieurs bitssuccessifs qui diffèrent de plusieurs bits

Single input change: produit des vecteurs Single input change: produit des vecteurs successifs qui diffèrent d’un bit.successifs qui diffèrent d’un bit.

GÉNÉRATEUR AVEC REGISTRE À GÉNÉRATEUR AVEC REGISTRE À DÉCALAGEDÉCALAGE

GENERATEUR RSICGENERATEUR RSIC

Propriété du LFSR Aléatoire ou Propriété du LFSR Aléatoire ou RSICRSIC

Génération de toutes le paires de vecteurs Génération de toutes le paires de vecteurs possiblespossibles

Générateur de vecteurs non corrélésGénérateur de vecteurs non corrélés Génération d’une séquence de longueur Génération d’une séquence de longueur

maximalemaximale

Génération de toutes les paires de Génération de toutes les paires de vecteurs possiblesvecteurs possibles

LFSR de degré kLFSR de degré k Séquence de 2k -1 vecteursSéquence de 2k -1 vecteurs m entrées k = 2m + 1m entrées k = 2m + 1

Générateur de vecteurs non corrélésGénérateur de vecteurs non corrélés

A chaque cycle d’horloge , le LFSR produit A chaque cycle d’horloge , le LFSR produit un nouveau vecteurun nouveau vecteur

Les bits générés par le deuxième vecteur Les bits générés par le deuxième vecteur sont différent du premiersont différent du premier

σσ: nombre de décalage dans le registre : nombre de décalage dans le registre avant de prélever un nouveau vecteuravant de prélever un nouveau vecteur

σσ = m ou m<= = m ou m<= σσ <=(2k-1-m). <=(2k-1-m).

Génération d’une séquence de Génération d’une séquence de longueur maximalelongueur maximale

σ et 2k-1 premiers entre eux, pour générer σ et 2k-1 premiers entre eux, pour générer tous les vecteurs de la séquence.tous les vecteurs de la séquence.

VALIDATION DES TESTVALIDATION DES TEST

Efficacité SIC et MICEfficacité SIC et MIC

Faute de délai et le RSICFaute de délai et le RSIC

Test robuste de délai et le RMICTest robuste de délai et le RMIC

Différent modèle de fautesDifférent modèle de fautes

Environnement bilbo et Environnement bilbo et l’augmentation en surfacel’augmentation en surface

Conclusion des testsConclusion des tests

L’utilisation de la séquence RSIC lors de la L’utilisation de la séquence RSIC lors de la conception ferait augmenter le taux de conception ferait augmenter le taux de couverture des fautes du circuit couverture des fautes du circuit

Mais la longueur des séquences utilisée Mais la longueur des séquences utilisée pour le test des circuits n’est pas pour le test des circuits n’est pas négligeablenégligeable

Ceci engendrerai une augmentation dans le Ceci engendrerai une augmentation dans le coût si l’estimation est mal faitecoût si l’estimation est mal faite

Conclusion Conclusion La génération de vecteurs de test et la vérification La génération de vecteurs de test et la vérification

automatique sauve beaucoup d’heure de travail et automatique sauve beaucoup d’heure de travail et économise pour les concepteurs beaucoup d’argents.économise pour les concepteurs beaucoup d’argents.

Pour les circuits complexes, l’utilisation d’algorithme Pour les circuits complexes, l’utilisation d’algorithme générique en combinaison avec des algorithmes générique en combinaison avec des algorithmes déterministes sont recommandés.déterministes sont recommandés.

Pour les circuits non complexes, la vérification Pour les circuits non complexes, la vérification systématique est possible.systématique est possible.

Le recours aux algorithmes de compression de donnée et Le recours aux algorithmes de compression de donnée et de pad ferrait aussi gagner aux concepteurs beaucoup de pad ferrait aussi gagner aux concepteurs beaucoup d’argent et de temps.d’argent et de temps.

Les fautes de délai sont toujours et resterons un problème Les fautes de délai sont toujours et resterons un problème avec l’accroissement spectaculaire de la complexité des CIavec l’accroissement spectaculaire de la complexité des CI