Bascules

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    27-Aug-2014

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Unit denseignement : Bases de systmes logiques (BSL)Les basculesEtienne MesserliInstitut REDS, HEIG-VDLe 23 novembre 2011Copyright 2011 EMI, REDS@HEIG-VDBascules, p 1Quappelle-t-on une bascule ?Bascule = circuit ayantun comportement squentiel (dpendant du temps, du pass, pas seulement des valeurs des entres) une seule sortie 2 tats pas plus de 2 tats stablesBascules classes selon le nombre dtats stables :astable (oscillateur) : aucun tat stable monostable : 1 tat stable bistable : 2 tats stablesCopyright 2011 EMI, REDS@HEIG-VDBascules,p2ExercicesPrenez un inverseur (porte) CMOS ayant un temps de propagation de 10 ns assimil un retard pur. Reliez la sortie de cette porte son entre. Analysez le comportement de ce circuit. En utilisant les temps de propagation des portes, crez un circuit ayant une entre et une sortie, tel quune brve impulsion apparat sa sortie lorsque lentre passe de ltat bas ltat haut (flanc montant).Copyright 2011 EMI, REDS@HEIG-VDBascules,p3Bascules bistablesDfinition d'une bascule bistable : 2 tats stables Des actions sur les entres permettent de forcer un tat ou un changement dtat En labsence de nouvelles actions, ltat est maintenuEffet de mmorisationLtat ne dpend pas uniquement et tout moment des valeurs prsentes aux entresBascules, p4Copyright 2011 EMI, REDS@HEIG-VDBascules bistables, comportementBascules bistables classes selon leur comportement :bascule asynchrone RS (bascule lmentaire) bascule verrouillage (verrou, latch), sensible ltat de lentre de commande du verrou bascule edge triggered, sensible un flanc dun signal de commande, souvent nomme flip-flopCopyright 2011 EMI, REDS@HEIG-VDBascules,p5Bascule lmentaireModule logique permettant dinitialiser et de stocker une valeur logiqueMise 1 Bascule Mise 0 ValeurCopyright 2011 EMI, REDS@HEIG-VDBascules,p6Bascule RS asynchrone Comportement :Set = '1' Reset = '1' Set = Reset = '0' Set = Reset = '1'Set Resetmise '1' de la sortie mise '0' de la sortie la sortie conserve sa valeur interdit (ne pas utiliser)Bascule RS asynchroneQCopyright 2011 EMI, REDS@HEIG-VDBascules,p7 bascule RS asynchrone Conception d'une bascule RS :l'volution dpend de l'tat prsent, nous le rajoutons comme entreQ:Etat prsent de la bascule RS Q+ : Etat futur de la bascule RSR 0 0 0 0 1 1 1 1S 0 0 1 1 0 0 1 1Q 0 1 0 1 0 1 0 1Q+ Maintien Set ResetCopyright 2011 EMI, REDS@HEIG-VDBascules,p8 bascule RS asynchrone Conception de la bascule RS:Etablir l'quation simplifie de Q+ l'aide d'une table de Karnaugh Dessiner le schma logique de Q+ Connecter le signal Q sur Q+ Transformer le schma logique en utilisant des portes NOR et des inverseurs NOTCopyright 2011 EMI, REDS@HEIG-VDBascules,p9 bascule RS asynchrone Table des transitionsSymbole CEIR S 0 0 1 1 0 1 0 1Q+ Q 1 0 interditSet Reset S R QCopyright 2011 EMI, REDS@HEIG-VDBascules,p 10 bascule RS asynchrone Schma logique :SXQYRA quoi sert la porte inverseur sur la sortie Q ?Copyright 2011 EMI, REDS@HEIG-VD Bascules, p 11Bascule RS asynchrone: inconvnientsLa bascule RS asynchrone est sensible toute impulsion sur ses entresSi dure suprieure au temps de propagation de 2 portes => changement d'tat dfinitif de la bascule RS Si dure infrieur au temps de propagation de 2 portes => tat final de la bascule RS indtermin !Les commutations des circuits produisent des parasites Nos circuits gnrent des alas Ces parasites et ces alas peuvent faire changer dtat une bascule RS asynchroneBascules, p 12Copyright 2011 EMI, REDS@HEIG-VDBascule verrouillage (latch)Solution pour viter les basculements indsirables : verrouiller la bascule lorsque des parasites et/ou des alas peuvent apparatre sur les entres Verrouiller = mettre les entres ltat inactif Cette bascule est sensible ltat de la commande de verrouillage G:G = 0 la bascule ne rpond pas aux entres S et R G = 1 la bascule rpond aux entres S et RCopyright 2011 EMI, REDS@HEIG-VDBascules,p 13Latch D But : mmoriser 1 bit de donne, au moment souhait Entres :D : donne G : commande de verrouillage (gate)Comportement :G = '1' => la sortie prend la valeur de lentre D : cette bascule est transparente (verrou ouvert) G = '0' => la sortie conserve sa valeurSensible au niveau de la commande de verrouillage GBascules, p 14Copyright 2011 EMI, REDS@HEIG-VD LATCH D Schma logique :D (S) QXGY(R)Version utilisant une bascule RSCopyright 2011 EMI, REDS@HEIG-VD Bascules, p 15 LATCH D Symbole CEI :Table des transitionsG DD G 1D G1 QQ+ Q Q 0 10 0 1 10 1 0 1Copyright 2011 EMI, REDS@HEIG-VDBascules,p 16Dcalage avec des LatchsRegistre dcalage avec des LatchsAGate Gate A Q0 Q1 Q2 Q3Copyright 2011 EMI, REDS@HEIG-VD Bascules, p 171D G1Q01D G1Q11D G1Q21D G1Q3Dcalage avec des Latchs "bis"Registre dcalage avec des latchs et 2 signaux de commandeAGate Gate A Q0 Q1 Q2 Q3Copyright 2011 EMI, REDS@HEIG-VD Bascules, p 181D G1Q01D G1Q11D G1Q21D G1Q3Bascule "matre-esclave" Bascule constitue de 2 Latchs avec 2 signaux gates inverss ! ces deux signaux ne doivent pas tre actifs simultanmentDGate 1D Q G1 nGate Qm 1D Q G1 QeQHorlogeCopyright 2011 EMI, REDS@HEIG-VDBascules,p 19 bascule "matre-esclave" Analyse du fonctionnement interneHorloge Gate nGate D Qm Q = QeLe comportement correspond une bascule sensible au flancCopyright 2011 EMI, REDS@HEIG-VD Bascules, p 20Flip-flop D ou bascule "Edge trigger"Comportement :Si un flanc montant ou descendant (suivant la polarit choisie) se prsente sur l entre d horloge, la sortie prend cet instant la valeur de l entre DBascule sensible sur un flancavec le signal Horloge comme entre d'autorisationCopyright 2011 EMI, REDS@HEIG-VDBascules,p 21... flip-flop D (DFF) Table des transitionsHorloge D 0 1 Q+ 0 1souvent Table des transitions synchrones:Dsignal d'horloge impliciteQ+ 0 1Bascules, p 220 1Copyright 2011 EMI, REDS@HEIG-VD... flip-flop D (DFF) Symbole CEI : Polarit du flanc :- flanc montant D Horloge 1D C1 Q - flanc descendantCopyright 2011 EMI, REDS@HEIG-VDBascules,p 23Schma interne flip-flop D (DFF)U XQ nQHorlogeYDZCopyright 2011 EMI, REDS@HEIG-VDBascules,p 24Caractristiques dynamiques DFF Les caractristiques dynamiques dcoule du fonctionnement autonome du flip-flopL'tude du fonctionnement de la bascule matre-esclave montre ce fonctionnement autonome (similaire pour un flip-flop) Horlogetset-up thold Stable tpDFF StableD QCopyright 2011 EMI, REDS@HEIG-VDBascules,p 25 caractristiques dynamiques DFFDescription des diffrents timings:tset-up: temps de set-up Temps pendant lequel la flip-flop prpare les signaux internes du 1er tage pendant que Horloge est '0' thold: temps de maintien Temps pendant lequel l'entre doit tre stable pour permettre le changement de l'tat de l'horloge de '0' '1' sans perdre l'tat interne. thold est trs souvent nul, 0 ns tpDFF: temps de propagation de la bascule Temps de propagation entre le changement de l'horloge et la sortieCopyright 2011 EMI, REDS@HEIG-VDBascules,p 26ExerciceCompltez le chronogramme suivant pour: un flip-flop D et pour un verrou (latch)CLK/GQflip-flopCopyright 2011 EMI, REDS@HEIG-VDBascules,p 27Dia laiss vide volontairementCopyright 2011 EMI, REDS@HEIG-VDBascules,p 28Flip-flop T (toggle)Bascule sensible au flanc :Si T = 0 alors la sortie est maintenue Si T = 1 alors la sortie Q est inverse Table des transitions synchrones T 0 1 Q+ Q not QCopyright 2011 EMI, REDS@HEIG-VDBascules,p 29... flip-flop T (toggle)Symbole CEI :T Horloge1T C1QCopyright 2011 EMI, REDS@HEIG-VDBascules,p 30Flip-flop JK Bascule sensible au flanc :si J = K = 0 si J = 1 et K = 0 si K = 1 et J = 0 si J = K = 1 la sortie conserve sa valeur (hold) la sortie prend la valeur 1 (set) la sortie prend la valeur 0 (reset) la sortie prend l'tat inverse (toggle)Table des transitions synchronesJ K 0 0 1 1 0 1 0 1Q+ Q 0 1 not QBascules, p 31Copyright 2011 EMI, REDS@HEIG-VD flip-flop JK Autre table des transitions synchronesBascule JKEtat initial 0 0 1 1Etat Final 0 1 0 1J 0 1 -K 1 0Copyright 2011 EMI, REDS@HEIG-VDBascules,p 32... flip-flop JKSymbole CEI :J Horloge K1J C1 1KQCopyright 2011 EMI, REDS@HEIG-VDBascules,p 33Types de bascules bistables / entres Asynchrone :type SR (Set, Reset)Latch (sensible au niveau):type SR type DFlip-flop (sensible au flanc):type D (delay) type DFFE (delay with enable) type JK (prfr au SR) type T (toggle)Copyright 2011 EMI, REDS@HEIG-VDBascules,p 34Description VHDL des basculesVoir prsentation :EMI_ProcessVHDL_Bascules.pptCopyright 2011 EMI, REDS@HEIG-VDBascules,p 35

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