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Amara AMARA* Anne DERIEUX* Alain GREINER*

Conception d'un microprocesseur de quatre bits �9 de la specification & la realisation

R6sum6

La formation consiste en un ensemble de cours et de travaux qui se termine par un microprojet portant sur la rdalisation complete d'un microprocesseur de quatre bits du commerce AMD 2901.

Mots cl6s : Formation professionnelle, Ing6nieur, Etudiant, Conception circuit, Microprocesseur, Conception assist6e.

Design of a four bits microprocessor from specification to implementation

Abstract

The training consists of a set of lectures and practical work fulfilled by building the AMD 2901 4-bit micropro- cessor already available on the market.

Key words : Professional training, Engineer, Student, Circuit design, Computed aided design, Microprocessor.

Sommaire

I. Introduction. II. Organisation du module d'initiation.

III. Les ateliers d'initiation. IV. Le projet. V. Les moyens matgriels et logiciels.

VI. Conclusion.

Bibliographie (4 r~f )

I. INTRODUCTION

Ce module d'initiation s'adresse aux 6tudiants du DEA MEMI (microElectronique et microinformatique) et du DESS CIMI (circuits int6gr6s et microinformatique). Elle est ouverte aux 6tudiants de Paris VI, de Paris VII et des grandes 6coles (ENST, ESIEE, ESPCI, ISEP).

La dur6e de la formation est de deux mois dont la moiti6 est r6serv6e, h temps plein, au microprojet. La moiti6 restante est consacr6e ~ des cours acc616r6s et quatre travaux pratiques englobant les aspects essentiels de la conception des circuits int6gr6s.

Etant donn6 l'importance de l'effectif des 6tudiants concern6s par le module d'initiation (60 6tudiants par an) et le caract6re acc616r6 de la formation qui impose une disponibilit6 quasi permanente de l'6quipement, nous avons dEvelopp6 nous-mEmes notre propre chaine qui est plus adapt6e h la conception de circuits et tourne sur des machines bon march6 telle que PC et NCR. Cependant, certains moyens fournis par le CNFM sont utilis6s darts ce stage (simulation n lLO) ainsi que dans les stages de spEcialisations.

Le module d'initiation s'adresse ~ un public d'ori- gines diverses, qui poss6dent des profils de formation vari6s (physique, informatique, 61ectronique) mais qui tous, au terme de la formation commune doivent acqu6rir

* P61e de Micro61ectronique de Paris : CEMIP, Laboratoire MAS! CAO t~ VLSI, Universit6 de Pierre et Marie Curie, Paris VI, 4, place Jussieu, F-75252 Paris Cedex 05.

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les notions de base en conception de circuit. De ce fait, le module qui dure deux mois a pour objectifs :

- l 'acquisition rapide de concepts li6s 5 la conception de circuits,

- asseoir les bases d'une formation th6orique dont les diff6rents aspects seront d6velopp6s tout au long de l'ann6e dans des modules de sp6cialit6,

- l'acquisition de la maTtrise des outils de conception des circuits int6gr6s,

- l 'acquisition d 'une m6thodologie de conception travers la r6alisation d 'un circuit int6gr6.

La formation dans sa forme actuelle existe depuis deux ans et est dispens6e entibrement par l'6quipe CAO & VSLI d u laboratoire MASI.

II. O R G A N I S A T I O N DU M O D U L E D ' I N I T I A T I O N

Pour mener h bien la rdalisation d 'un circuit intdgr6 en un mois, il est n6cessaire de faire pr6c6der le projet d 'une formation intensive s 'appuyant sur des cours th6oriques et des ateliers d'initiation. Cette formation de base a une durde de un mois et porte sur :

1) les m6thodologies de conception des circuits intdgrds,

2) dessin des masques et technologie, 3) circuiterie CMOS, 4) conception logique, 5) prdsentation des outils CAO. Les ateliers d'initiation sont articul6s autour de quatre

travaux pratiques d'une dur6e de huit heures chacun et portent sur :

1) la simulation 61ectrique, 2) dessin de masques et r6gles de dessin, 3) Simulation logique, 4) Saisie de liste de connexions et routage. Le projet fait suite ~ cette pr6paration et il vise avant

tout la mise en oeuvre d 'une m6thodologie de conception rigoureuse. Le ddroulement du projet est 6troitement suivi par des chercheurs du laboratoire.

I I I . LES A T E L I E R S D ' I N I T I A T I O N

III.1. Simulation ~iectrique

Cet atelier a pour objectif de sensibiliser les 6tudiants aux probl~mes li6s ~ la conception des circuits int6gr6s.

L'dtude de la d6pendance du comportement temporel d 'une cellule h certains param6tres permettra la mise en 6vidence de relations existant entre temps de propagation et de commutation d 'une part, et la taille des transistors, la capacit6 de charge et les fronts du signal d'entrde d'autre part.

A travers l '6tude de la fr6quence de fonctionnement d 'un oscillateur en anneau, nous amenons les 6tudiants ?a

mettre en 6vidence l'effet des dispersions des caract6ris- tiques des transistors sur le fonctionnement d 'un circuit. Cette 6tude nous permet d'introduire les notions de va- lidation 61ectrique en mei l l eur cas et en pire cas.

III.2. Dessin de masques et r~gles de dessin

La transcription d 'un sch6ma en dessin de masques est une phase importante dans la conception d 'un circuit. Cette transcription doit ~tre ind6pendante des fondeurs dans la mesure o~ un seul dessin doit, apr~s traitement, &re fabriqu6 par plusieurs fondeurs diff6rents. Pour faci- liter ce passage (un seul dessin, plusieurs fondeurs), nous utilisons une m6thodologie de conception au lambda sur grille symbolique. Cette demi~re ~t l 'avantage de met- tre en commun la m6thodologie classique du dessin au lambda, propos6 par Mead et Conway, et la m6thodolo- gie de conception qui manipule des primitives et des ills de largeur fixe. Ce qui donne plus de degr6s de libert6

' lots de la traduction vers le physique. Utilisant cette m6thodologie, les 6tudiants ont 5 des-

siner une cellule <<Xor>> et une cellule <~Carry>>. L'accent est mis sur le respect des rbgles de dessin et le respect de contraintes topologiques pour pr6parer le routage. Les cellules ainsi dessin6es sont valid6es par un v6rificateur de r6gles de dessin.

III.3. La simulation logique

Cet atelier nous permet d'introduire des notions li6es la validation fonctionnelle d 'un circuit h partir de sa

sp6cification comportementale dans un langage de haut niveau.

A ce propos les 6tudiants mettent en pratique les connaissances acquises en mati~re de langage de des- cription du matdriel par l'dcriture en GHDL du compor- tement de I'ALU 4 bits de l 'AMD2901. Cette description est ensuite valid6e fonctionnellement par le simulateur logico-temporel Hilo*.

Les 6tudiants ont ~t d6terminer un jeu de vecteurs de test fonctionnels.

111.4. Saisie de liste de connexion, placement et routage

Dans cet atelier les 6tudiants sont initi6s ~ un langage de description de liste des connexions (netlist) et 5 l 'approche d'implantation cellule standard.

En vue de la r6alisation du dessin de masques de I'ALU 4 bits 6tudi6e lors de l'atelier pr6c6dent, les 6tu- diants sont appel6s 5 apprendre et h utitiser un langage de placement et de saisie de liste des connexions [Gen- lib]**. Ils ont h organiser leur circuit en bandes et

* Manuel d 'ut i l isa t ion de Hi lo-Genrad. ** P E T R O T (E) : <,Genlib : Librairie de fonctions C sp6cialis6es

dans la gdndralisation de circuits>> Document interne 1990.

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dEfinir les canaux de routage en utilisant les fonctions de placement et de canalisation de Genlib. Le circuit est ensuite rout6 par [Basil 1] puis valid6 logiquement ?~ partir d 'une description GHDL extraite du dessin des masques, et formellement par comparaison de liste des connexions.

IV. LE PRO JET

Le projet commun est l'616ment essentiel du module d'initiation dans la mesure ofa il offre aux 6tudiants la possibilit6 de mettre en oeuvre directement une m6tho- dologie de conception pour r6aliser le microprocesseur AMD2901 en technologie CMOS. Les 6tudiants sont sui- vis directement par les chercheurs du laboratoire dont la tache est de :

1) sp6cifier le circuit, 2) expliquer la m6thodologie et veiller h son respect, 3) apporter un soutien logistique. Le projet est organis6 en quatre phases suivant une

m6thodologie de conception de haut en bas. Le com- portement du circuit est tout d 'abord sp6cifi6 dans un langage haut niveau puis simul6 logiquement h l 'aide de vecteurs fonctionnels qui seront r6utilis6s pour valider le circuit en fin de conception. Un d6coupage structu- rel est alors effectu6 puis le circuit est implant6 physi- quement et valid& I1 faut noter qu'~ chaque 6tape les 6tudiants doivent valider leur travail avant de passer l'6tape suivante. Dans ce qui suit nous allons pr6senter les diff6rentes phases de conception :

Premiere phase : sp6cification comportementale. �9 d6finition de l'interface, �9 d6finition des ressources internes, �9 6criture du module comportemental, �9 6criture des vecteurs fonctionnels niveau puce, �9 compilation et simulation sous Hilo.

Deuxi~me phase : description structurelle 1) Prr �9 d6finition du sch6ma (plots inclus), �9 placement des cellules en bandes, �9 choix d 'une hi6rarchie d'assemblage, �9 placement des plots et des alimentations.

Saisie et validation �9 saisie hi6rarchique ~t l 'aide de Genlib, �9 6criture des vecteurs fonctionnels du coeur, �9 conversion des vecteurs Alliance (5)-Hilo, �9 compilation et simulation du coeur, �9 compilation et simulation de la puce avec les vec-

teurs fonctionnels d6finis dans la premiere phase.

Troisi~me phase : implantation �9 saisie du placement des cellules du coeur et des

directives de canalisation ~ l 'aide de Genlib, �9 lancement du routage du coeur avec Basil, �9 extraction de la connectique du coeur sous Alliance

[2],

�9 v6rification formelle du routage du coeur avec le comportement des listes de connexion LVX*,

�9 saisie du placement global (coeur + plots), �9 lancement du routage coeur/p6riph6rique avec

Ring *, �9 extraction de la connectique de la puce, �9 v6rification formelle du routage coeur/p6riph6rique.

Quatri~me phase : validation finale �9 conversion Alliance/Hilo, �9 compilation et simulation de la puce totale, �9 v6rification des r~gles de dessin ~t l 'aide de Versatil

[31, �9 analyse des cha~nes longues du coeur 5 l 'aide de Tas

[41, �9 analyse du taux de couverture de test, �9 g6n6ration du fichier CMP (projet multi chip).

V. LES MOYENS MATI~RIELS ET LOGICIELS

La formation en tronc commun s'appuie sur un r6seau enseignement compos6 de 10 NCR, de 5 microvax et de 20 PC AT. Les machines NCR constituent le coeur du r6seau, les microvax jouent le r61e de serveurs disques et les pc de terminaux graphiques.

Mis h part le simulateur 61ectrique Spice-Pac (fourni par le CEA) et le simulateur logico-temporel Hilo (fourni par le C M P ) tOUS les outils ont 6t6 d6velopp6s au la- boratoire, dans le cadre de th6ses, de projets de DEA OU de ma~trise. Dans ce qui suit nous allons pr6senter bribvement les principaux outils :

�9 Alliance : 6diteur graphique permettant le dessin de masques dans une approche pseudo- symbolique

�9 Basil : outil de routage global et canalis6 multi- niveaux

�9 Tas : extracteur de chemin critique ~t partir du dessin des masques et ind6pendamment des signaux d'entr6e

�9 Genlib : biblioth6que de fonctions C permettant la description structurelle de liste de connexions, le placement et la canalisation

�9 LVX : comparateur de listes de connexion �9 Ring : routeur coeur/p6riph6rie �9 Sclib : biblioth~que de cellules standards �9 Ftrard : librairie de traducteurs de formats

VI. C O N C L U S I O N

Comme nous l 'avons vu, la formation que nous dis- pensons dans le module d'initiation s'adresse hun nom- bre important d'6tudiants (60 6tudiants par an) et repose

* Document interne.

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sur un r6seau mat6riel et logiciel suffisamment d6ve- lopp6, flexible et bon march6 pour rendre possible une formation h large 6chelle. Les cha~nes industrielles tour- nant sur grosses stations de travail ne sont pas adapt6es

une formation de masse en conception pour la simple raison qu'il est pratiquement impossible, pour un budget de laboratoire universitaire, de disposer d 'une vingtaine de stations de travail. Par contre nous utilisons ce type de station (cadence, mentor...) dans des projets de re- cherche et dans le cadre de modules de sp6cialisation. En outre, ces cha~nes de CAO 6tant d 'abord difficile, il se- rait utopique d'envisager la r6alisation d 'un projet, de la taille que nous proposons en un mois. La ndcessit6 d 'ou- ills pddagogiques en phase d'initiation ~ la conception s ' impose donc dans un cadre universitaire. Nous esti- mons avoir relev6 le ddfi, d'autant plus que l'exp6rience nous a montr6 que les 6tudiants form6s sur Alliance s'adaptent par la suite trbs rapidement aux cha~nes de CAO industrielles. Finalement, et la m6thodologie suivie le d6montre bien, notre cha~ne pr6sente tous les outils pour une conception et une validation parfaitement ri- goureuses.

La cha~ne que nous avons prdsentde est utilis6e par des p61es de formation associ6s au CEMIP ~ savoir Paris VI, Paris VII, I'ESPCI et I'ISEP. Au niveau international, elle est install6e au Brdsil et au V6n6zuela.

Manuscrit refu le 5 avril 1991 acceptd te lOjuin 1991

BIBLIOGRAPHIE

[1] LEVEQUE (G.). Description et routage de blocs VSLI en implanta- tion standard-cell. Thbse de doctorat d'universitd 29/6/90.

[2] GIORDANO (O.), GFEZ (E). Alliance : un environnement pour le d6veloppement d'applications portables en CAO pour les VLSl. 111 Simposio Brasileiro de Concepfbo de CI.I. Rio de Janeiro, (avril 1989).

[3] MEDOU-ZENGUE. Versatil : Concepts d 'un VRD 6volutif, r~gles r6cursives et notion de chalnage de voisinage MEM1 (sept. 88) 1, pp. 61-66.

[41 GRE1NER (A.), HAJJAR (A.), KIANI (P.), MARBOT (R.). TAS : an accuratic timing analyser for CMOS VLSl. EDAC 91, Amsterdam, (fdvrier 1991).

BIOGRAPHIE

Amara AMARA est maitre de conf6rences au centre de micro61ectro- nique de Paris - Ile-de-France (CEMIP). II est titulaire d'une th6se d'universit6 de Paris VI en micro61ectronique depuis 1989 et tra- vaille actuellement sur l 'analyse des performances des circuits int6gr6s dans le cadre du projet europ6en Esprit.

Anne DERmUX est maitre de conf6rences h l'Universit6 Paris VI. Elle a obtenu une th~se de 3 e cycle en physique de l 'atmosph6re et

rejoint l'~quipe CAO/VSL1 du MASt en 1988. Elle s'int6resse ~ la conception de circuits ASIC et travaille actuellement dans le projet TNT (Telephone network for transputer).

Alain GREINER est depuis 1989 professeur d'informatique h l'Univer- sit6 Paris VI et responsable du d6partement architecture cno et VSLL II a obtenu sa th~se d'dtat en 1982 au Commissariat h l'6ner- gie atomique. II a travaill6 pendant 4 ann6es chez Bull sur le d6ve- loppement d 'une unit6 centrale d'ordinateur en VSLI CMOS.

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